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    • 专利摘要:
    一種動態記憶體結構，包含位於基材上之條狀半導體材料、跨越條狀半導體材料之閘極，而將條狀半導體材料分成源極端、汲極端及通道區，其中源極端的源極寬度大於或等於通道區的寬度、至少部份夾置於閘極與條狀半導體材料間之介電層、以及位於基材上，包含作為下電極之源極端之電容單元。
    公开号:TW201301449A
    申请号:TW101122024
    申请日:2012-06-20
    公开日:2013-01-01
    发明作者:Nicky Lu；Ming-Hong Kuo
    申请人:Etron Technology Inc；
    IPC主号:H01L27-00
    专利说明:
    動態記憶體結構
    本發明有關於一種動態記憶體結構。特別是，本發明關於一種多閘極(multi-gates)的動態記憶體結構，其源極端係為電容單元之一部份。
    動態記憶體是一種在電子裝置中廣泛採用的記憶體。一般說來，動態記憶體包含位於閘極兩側之源極與汲極、位於源極與汲極之間的閘極通道區，以及一儲存電荷之電容單元。傳統上，平面式動態記憶體的閘極通常是位於基材之上，但是源極與汲極則位於基材之中，位於源極與汲極之間的閘極通道區亦埋入基材之中。還有，深入或突出基材的電容單元，則與源極與汲極其中之一者電連接。這樣的動態記憶體結構，當製程微縮至奈米元件時，將面臨元件漏電之瓶頸，而無法繼續微縮，進而無法達到理想的元件密度。
    有鑑於此，本發明茲提出一種新穎的動態記憶體結構。本發明的新穎動態記憶體結構的特點之一在於，利用閘極包覆突出於基材的半導體材料以形成一控制良好之多閘極的元件，另搭配一源極端的源極寬度大於或等於通道區的寬度，以提供理想的電荷儲存單元。此外，本發明的新穎動態記憶體結構的另一項特點在於，源極端或是汲極端其中之一者倂入電容單元中而成為電容單元的一部分，又使得元件密度得以增加。
    本發明所提供之動態記憶體結構，包含基材、第一條狀(strip)半導體材料、閘極、第一源極端、第一汲極端、第一通道區、第一介電層與第一電容單元。第一條狀半導體材料位於基材上並沿著第一方向延伸。閘極跨越第一條狀半導體材料並沿著第二方向延伸，並將此第一條狀半導體材料分成第一源極端、第一汲極端及第一通道區。第一源極端與第一通道區均至少部份位於基材的表面上。第一源極端沿著第二方向上的源極寬度大於或等於第一條狀半導體材料沿著第二方向上的第一通道區寬度。第一介電層至少部份夾置於閘極與第一條狀半導體材料之間。第一電容單元位於基材上，並包含第一源極端、第二介電層與電容金屬層。第一源極端作為下電極之用。第二介電層至少部份覆蓋第一源極端，而作為電容介電層之用。電容金屬層至少部份覆蓋第二介電層，而作為上電極之用。
    在本發明一實施方式中，基材為導電性矽基材、絕緣性矽基材或其組合，而與第一條狀半導體材料電絕緣或是電連接。
    在本發明另一實施方式中，第一方向與第二方向實質上垂直，或是互相交錯不垂直。
    在本發明另一實施方式中，閘極為鰭式場效電晶體(fin field-effect transistor,FinFET)、三閘極電晶體、π閘極電晶體、Ω鰭式場效電晶體、閘極全繞式(gate-all-around,GAA)電晶體其中之一者。
    在本發明另一實施方式中，第一介電層與第二介電層可以為相同之高介電常數材料，或是不同之高介電常數材料。
    在本發明另一實施方式中，閘極圍繞第一條狀半導體材料之至少三面。
    在本發明另一實施方式中，閘極以曲線隨第一條狀半導體材料之形狀跨越第一條狀半導體材料。
    在本發明另一實施方式中，閘極以直線平坦化跨越第一條狀半導體材料。
    在本發明另一實施方式中，第二介電層覆蓋第一源極端最多達五面。
    在本發明另一實施方式中，電容金屬層完全覆蓋第一源極端。
    在本發明另一實施方式中，閘極包含金屬。
    在本發明另一實施方式中，第一條狀半導體材料、第一源極端與第一汲極端為一體成形。
    在本發明另一實施方式中，動態記憶體結構更包含與第一汲極端電連接之位元線。
    在本發明另一實施方式中動態記憶體結構更包含與閘極電連接之字元線。
    在本發明另一實施方式中，閘極與第一源極端之高度大致相同。
    在本發明另一實施方式中，動態記憶體結構之第一條狀半導體材料、閘極與第一電容單元，還有第二條狀半導體材料與第二電容單元一起成為動態記憶體單元。
    在本發明另一實施方式中，第二條狀半導體材料位於基材上並沿著第一方向延伸。
    在本發明另一實施方式中，閘極一起跨越第一條狀半導體材料與第二條狀半導體材料，並將第二條狀半導體材料分成第二源極端、第二汲極端以及第二通道區。
    在本發明另一實施方式中，第一介電層至少部份夾置於閘極與第二條狀半導體材料之間。
    在本發明另一實施方式中，位於基材上之第二電容單元包含作為下電極之第二源極端、至少部份覆蓋第二源極端並作為第二電容介電層之第二介電層、以及至少部份覆蓋第二介電層而作為第二上電極之電容金屬層。
    在本發明另一實施方式中，第一源極端與第二源極端彼此不接觸。
    本發明主要提供一種三維立體(3-dimensional)的動態記憶體結構。本發明的三維立體動態記憶體結構的特點之一在於：源極端、汲極端與通道區一起形成T字形或是I字形的單位晶胞(unit cell)結構，以提供理想的元件密度。此外，本發明的新穎動態記憶體結構的另一項特點在於，源極端或是汲極端其中之一者倂入電容單元中而成為電容單元的一部分，又使得本發明三維立體動態記憶體結構的元件密度得以更加增大。
    請參考第1圖，其繪示本發明三維立體動態記憶體結構的第一種實施例。在本發明動態記憶體結構100之第一種實施例中，包含基材101、第一條狀半導體材料110、閘極120、第一源極端130、第一汲極端140、第一通道區121、第一介電層150與第一電容單元160。閘極120、第一源極端130、第一汲極端140、第一通道區121與第一電容單元160一起成為動態記憶體結構100的主要部份。在本發明之第一種實施例中，第一源極端130與第一汲極端140可具有不對稱的形狀，例如具有第一源極端130、第一通道區121與第一汲極端140的第一條狀半導體材料110，會呈現出T字形的形狀。
    基材可為導電性矽基材101，例如為含矽基材、三/五族覆矽基材(例如GaN-on-silicon)、石墨烯覆矽基材(graphene-on-silicon)或矽覆絕緣(silicon-on-insulator,SOI)基材等之半導體基材。第一條狀半導體材料110則至少部份位於基材101表面上，並沿著第一方向105延伸，且至少在第一條狀半導體材料110周圍或各第一條狀半導體材料110之間設置有淺溝隔離(STI)等之絕緣材料102。第一條狀半導體材料110可以包含矽材料，例如單晶矽，其可藉由蝕刻或磊晶製得。由於基材101可以為導電性矽基材或是矽覆絕緣基材，所以第一條狀半導體材料110可能與基材電絕緣或是電連接。在第1圖所繪示之第一實施例中，基材101係為一塊狀矽基材，故第一條狀半導體材料110與基材101電連接。
    另一方面，閘極120跨越第一條狀半導體材料110並沿著第二方向106延伸，並將第一條狀半導體材料110分成第一源極端130、第一汲極端140及第一通道區121。如第1圖所繪示，較佳者閘極120與第一源極端130垂直於基材101平面之高度大致相同。在本發明一實施方式中，第一方向105與第二方向106可以實質上垂直。或是，第一方向105與第二方向106可以互相交錯又不垂直。
    本發明的閘極120可以包含多晶矽、金屬矽化物或金屬等導電材料，並與第一介電層150一起跨設於第一條狀半導體材料110上而構成閘極結構，且其係有多種實施方式。第2A圖至第2E圖繪示本發明的閘極可以有多種實施方式。例如，第2A圖繪示第一條狀半導體材料110與閘極120一起成為鰭式場效電晶體(fin field-effect transistor,FinFET)，部分的第一介電層150還可以成為較厚之第一介電區151來減低轉角(corner)區152之應力與電場、第2B圖繪示第一條狀半導體材料110與閘極120一起成為三閘極(trigate)電晶體、第2C圖繪示第一條狀半導體材料110與閘極120一起成為π閘極電晶體、第2D圖繪示第一條狀半導體材料110與閘極120一起成為Ω鰭式場效電晶體、第2E圖繪示第一條狀半導體材料110與閘極120一起成為閘極全繞式(gate-all-around,GAA)電晶體。
    閘極120位於基材101之表面上，並可以使用不同的方式來跨越第一條狀半導體材料110。例如，請參考第1圖，在本發明的一實施方式中，閘極120可以曲線隨第一條狀半導體材料110之形狀來跨越第一條狀半導體材料110。或是，在本發明的另一實施方式中閘極120可以直線平坦化跨越第一條狀半導體材料110。
    在本發明較佳的實施方式中，閘極120會圍繞第一條狀半導體材料110之至少三面，如第1圖所繪示，而具有控制第一通道區121開/關(on/off)的極佳能力。在開啟時，充足的電流提供正確的儲存訊息(storage signal)，而在關閉時，盡量減低漏電流而提供較長的維持時間(retention time)。當閘極120包圍第一條狀半導體材料110的程度越多時，閘極120就越能穩定地控制第一通道區121。
    另一方面，閘極120所控制的第一通道區121中，閘極寬度越小則導通能力越好，但漏電流就越難抑制，因此需搭配條狀半導體通道區之寬度來增加閘極120的控制效率。例如，閘極120下方的第一通道區121，平行於第一方向105之長度尺寸112至少大於閘極120平行於第二方向106之寬度尺寸111的兩倍。較佳者，閘極120包含金屬，而成為金屬閘極。
    在本發明另一實施方式中，第一源極端130的尺寸會較第一汲極端140的尺寸以及第一通道區121的尺寸都來的大，所以第一源極端130與第一汲極端140會具有不對稱的形狀。例如，第一源極端130沿著第二方向106上的源極寬度131大於第一條狀半導體材料110沿著第二方向106上的第一通道區寬度111，也大於第一汲極端140沿著第二方向106上的汲極寬度141。因此，第一源極端130、第一汲極端140以及第一通道區121一起形成T字形，第一源極端130則為尺寸較大的一端。
    第一介電層150則至少部份夾置於閘極120與第一條狀半導體材料110之間，成為閘極120控制第一通道區121的閘極介電層。或是如第1圖所繪示，第一介電層150覆蓋第一條狀半導體材料110之上頂面與兩相對側面。較佳者，第一介電層150是一種介電常數大於氧化矽的高介電材料(high k material)，例如介電層150可以是氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)等高介電材料，或其組合。在第2A圖所繪示之鰭式場效電晶體中，位於第一條狀半導體材料110上頂面之第一介電區151要比位於第一條狀半導體材料110兩相對側面之第一介電層150還要更厚，如此一來可以降低第一條狀半導體材料110角落152(corner)附近之應力。
    此外，本發明三維立體動態記憶體結構100的第一電容單元160係與第一源極端130一起位於基材101/102的表面上，而且第一源極端130是第一電容單元160的一部份。例如，第一電容單元160包含第一源極端130、第二介電層161與電容金屬層162，使得第一電容單元160會具有至少5pF之電容值。其中，第一源極端130可以作為第一電容單元160的下電極之用。其次，第二介電層161則至少部份覆蓋第一源極端130，而作為第一電容單元160之電容介電層之用。例如第二介電層161覆蓋源極端130的至少一面，或是第二介電層161覆蓋源極端130的兩面、三面、四面、而最多可達五面。
    另外，電容金屬層162又至少部份覆蓋第二介電層161，而作為第一電容單元160的上電極之用。例如，電容金屬層162會完全覆蓋第二介電層161與源極端130。在本發明另一實施方式中，第一介電層150與第二介電層161可以為相同之高介電常數材料，較佳者可於同一高介電常數製程中一起製作。例如，以後置高介電常數後閘極(Gate-Last for High-K Last)製程為例，第一介電層150還有閘極120，便可與第二介電層161以及電容金屬層162同時製得。或者，第一介電層150與第二介電層161可以是不同之高介電常數材料。
    在本發明另一實施方式中，本發明之動態記憶體結構100中更包含位元線(bit line)與字元線(word line)，而分別與動態記憶體結構100中之其他元件電連接。例如，位元線142與第一汲極端140電連接而用於訊號的讀寫(read/write)，字元線122則與閘極120電連接。本發明動態記憶體結構100的操作方式為本領域一般技藝者所熟知，而不予贅述。
    請參考第3圖，其繪示本發明三維立體動態記憶體結構的第二種實施例。在本發明之第二種實施例中，動態記憶體結構100包含基材101、第一條狀半導體材料110、閘極120、第一源極端130、第一汲極端140、第一通道區121、第一介電層150與第一電容單元160。閘極120、第一源極端130、第一汲極端140、第一通道區121則與第一電容單元160一起成為動態記憶體結構100的主要部份。本發明第二種實施例與本發明第一種實施例之主要差異在於：汲極寬度141與第一通道區寬度111之相對差異。
    在本發明之第二種實施例中，第一源極端130的尺寸以及第一汲極端140的尺寸都可以較第一通道區121的尺寸來的大。例如，第一源極端130沿著第二方向106上的源極寬度131大於第一條狀半導體材料110沿著第二方向106上的第一通道區寬度111，而第一汲極端140沿著第二方向106上的汲極寬度141亦大於第一條狀半導體材料110沿著第二方向106上的第一通道區寬度111，較佳者，源極寬度131還可以與汲極寬度141相同。因此，第一源極端130、第一汲極端140以及第一通道區121一體成形為I字形結構，且第一源極端130與第一汲極端140兩者同時為尺寸較大的一端。
    同樣地，閘極120可以使用不同的方式來跨越第一條狀半導體材料110。第1圖與第3圖例示本發明的閘極120跨越第一條狀半導體材料110的不同方式。例如請參考第1圖，在本發明的一實施方式中，閘極120可以曲線隨第一條狀半導體材料110之形狀來跨越第一條狀半導體材料110。或是請參考第3圖，在本發明的另一實施方式中，閘極120可以直線平坦化跨越第一條狀半導體材料110。本發明之第二種實施例之其他說明，請參見前述本發明第一實施例之說明，於此不再贅述。
    在本發明之第三種實施例中，多組之條狀半導體材料與閘極還可以一起形成一個動態記憶體單元，以大幅提高通道寬度與電容面積。例如，請參考第4圖，第一條狀半導體材料110、閘極120與第一電容單元160和第二條狀半導體材料115與第二電容單元160’一起成為動態記憶體單元300。本發明第三種實施例與本發明先前所述實施例之主要差異在於：條狀半導體材料的數目、汲極的形狀與電容金屬層的形狀。
    在本發明之第三種實施例中，首先，第二條狀半導體材料115類似於先前述之第一條狀半導體材料110，均位於基材101上並沿著第一方向105延伸。第二條狀半導體材料115與第一條狀半導體材料110各別可以與基材101電絕緣或是電連接。而閘極120則一起跨越第一條狀半導體材料110與第二條狀半導體材料115，並將第一條狀半導體材料110分成第一源極端130、第一汲極端140及第一通道區121，同時也將第二條狀半導體材料115分成第二源極端135、第二汲極端143以及第二通道區123。其中，第一介電層150至少部份夾置於閘極120與第一條狀半導體材料110之間，以及同時夾置於閘極120與第二條狀半導體材料115之間。
    位於基材101上之第一源極端130可以作為第一電容單元160的下電極之用。其次，第二介電層161則至少部份覆蓋第一源極端130，而作為第一電容單元160之電容介電層之用。另外，電容金屬層162又至少部份覆蓋第二介電層161，而作為第一電容單元160的上電極之用。
    類似地，第二電容單元160’包含第二源極端135、第二介電層163與電容金屬層162。第二源極端135作為第二電容單元160’的下電極之用。第二介電層163則至少部份地覆蓋第二源極端135並作為第二電容單元160’的電容介電層之用。又，第一電容單元160與第二電容單元160’共用電容金屬層162，使得電容金屬層162也至少部份地覆蓋第二介電層163而作為第二電容單元160’的上電極之用。
    如第4圖所繪示，第二源極端135的尺寸136以及整個第二汲極端143沿著第二方向106的尺寸都可以較第二通道區123沿著第二方向106的尺寸116來的大。在本發明一實施方式中，第一源極端130與第二源極135端彼此不接觸。較佳者，第一條狀半導體材料110的第一汲極端140還會與第二條狀半導體材料115的第二汲極端143整合在一起，有利於提高汲極接觸142(drain contact)的製程寬裕度。本發明之第三種實施例之其他說明，請參見前述本發明第一種實施例之說明，於此不再贅述。
    請參考第5圖，在本發明第三種實施例之另一種態樣中，動態記憶體單元300又可以更進一步包含第三條狀半導體材料117以及當作電容單元160’(為簡化圖式故圖未示)的下電極之用第三源極端137。第三條狀半導體材料117以及第三源極端137的特別之處在於，第一條狀半導體材料110的第一源極端130、第二條狀半導體材料115的第二源極端135以及第三條狀半導體材料117的第三源極端137彼此交錯排列，而同時作為第4圖中電容單元的下電極之用。如此的排列方式有利於增加元件密度。
    在本發明之第三種實施例中，多組之條狀半導體材料與閘極一起形成一個動態記憶體單元，有利於形成電容值較大之動態記憶體單元，例如第一電容單元160與第二電容單元160’一起可能會具有高達20pF之電容值。本發明亦不排除兩組或以上之條狀半導體材料與閘極一起形成一個動態記憶體單元，如第5圖所繪示。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    100/200/300‧‧‧動態記憶體結構
    101‧‧‧基材
    102‧‧‧絕緣性材料
    105‧‧‧第一方向
    106‧‧‧第二方向
    110‧‧‧第一條狀半導體材料
    111‧‧‧第一通道區寬度
    112‧‧‧閘極寬度
    115‧‧‧第二條狀半導體材料
    116‧‧‧第二通道區尺寸
    117‧‧‧第三條狀半導體材料
    120‧‧‧閘極
    121‧‧‧第一通道區
    122‧‧‧字元線
    123‧‧‧第二通道區
    130‧‧‧第一源極端
    131‧‧‧源極寬度
    135‧‧‧第二源極端
    136‧‧‧第二源極端
    137‧‧‧第三源極端
    140‧‧‧第一汲極端
    141‧‧‧汲極寬度
    142‧‧‧位元線
    143‧‧‧第二汲極端
    150‧‧‧第一介電層
    151‧‧‧第一介電區
    152‧‧‧轉角區
    160‧‧‧第一電容單元
    160’‧‧‧第二電容單元
    161‧‧‧第二介電層
    162‧‧‧電容金屬層
    163‧‧‧第二介電層
    第1圖繪示本發明三維立體動態記憶體結構的第一種實施例。
    第2A圖至第2E圖繪示本發明閘極的多種實施方式。
    第3圖繪示本發明三維立體動態記憶體結構的第二種實施例。
    第4圖繪示本發明多組之條狀半導體材料與閘極一起形成一種動態記憶體單元。
    第5圖繪示本發明多組之條狀半導體材料與閘極一起形成另一種動態記憶體單元。
    100‧‧‧動態記憶體結構
    101‧‧‧基材
    102‧‧‧絕緣性基材
    105‧‧‧第一方向
    106‧‧‧第二方向
    110‧‧‧第一條狀半導體材料
    111‧‧‧第一通道區寬度
    112‧‧‧閘極寬度
    120‧‧‧閘極
    121‧‧‧第一通道區
    122‧‧‧字元線
    130‧‧‧第一源極端
    131‧‧‧源極寬度
    140‧‧‧第一汲極端
    141‧‧‧汲極寬度
    142‧‧‧位元線
    150‧‧‧第一介電層
    160‧‧‧第一電容單元
    161‧‧‧第二介電層
    162‧‧‧電容金屬層
    权利要求:
    Claims (19)
    [1] 一種動態記憶體結構，包含：一基材；位於該基材上並沿著一第一方向延伸之一第一條狀(strip)半導體材料；跨越該第一條狀半導體材料並沿著一第二方向延伸之一閘極，並將該第一條狀半導體材料分成一第一源極端、一第一汲極端及一第一通道區，其中該第一源極端沿著該第二方向上的一源極寬度大於或等於該第一條狀半導體材料沿著該第二方向上的一第一通道區寬度；一第一介電層，至少部份夾置於該閘極與該第一條狀半導體材料之間；以及一第一電容單元，位於該基材上、包含作為一下電極之該第一源極端、至少部份覆蓋該第一源極端並作為一電容介電層之一第二介電層、以及至少部份覆蓋該第二介電層而作為一上電極之一電容金屬層。
    [2] 如請求項1之動態記憶體結構，其中該基材為一導電性矽基材、一絕緣性矽基材、或其組合。
    [3] 如請求項1之動態記憶體結構，其中該第一方向與該第二方向實質上垂直。
    [4] 如請求項1之動態記憶體結構，其中該第一方向與該第二方向實質上互相交錯不垂直。
    [5] 如請求項1之動態記憶體結構，其中該閘極為一鰭式場效電晶體(fin field-effect transistor,FinFET)、一種三閘極電晶體、一π閘極電晶體、一Ω鰭式場效電晶體、一閘極全繞式(gate-all-around,GAA)電晶體其中之一者。
    [6] 如請求項1之動態記憶體結構，其中該第一介電層與該第二介電層為相同與不同之一高介電常數材料之其中一者。
    [7] 如請求項1之動態記憶體結構，其中該閘極圍繞該第一條狀半導體材料之至少三面。
    [8] 如請求項1之動態記憶體結構，其中該閘極平行於該第一方向之一長度尺寸至少大於該閘極平行於該第二方向之一寬度尺寸的兩倍。
    [9] 如請求項1之動態記憶體結構，其中該閘極以一曲線隨該第一條狀半導體材料之形狀跨越該第一條狀半導體材料。
    [10] 如請求項1之動態記憶體結構，其中該閘極以一直線平坦化跨越該第一條狀半導體材料。
    [11] 如請求項1之動態記憶體結構，其中該第二介電層覆蓋該第一源極端最多達五面。
    [12] 如請求項1之動態記憶體結構，其中該電容金屬層完全覆蓋該第一源極端。
    [13] 如請求項1之動態記憶體結構，其中該閘極包含一金屬。
    [14] 如請求項1之動態記憶體結構，其中該第一條狀半導體材料、該第一源極端與該第一汲極端為一體成形。
    [15] 如請求項1之動態記憶體結構，更包含：一位元線，與該第一汲極端電連接。
    [16] 如請求項1之動態記憶體結構，更包含：一字元線，與該閘極電連接。
    [17] 如請求項1之動態記憶體結構，其中該閘極與該第一源極端之高度大致相同。
    [18] 如請求項1之動態記憶體結構，更包含：位於該基材上並沿著該第一方向延伸之一第二條狀半導體材料，其中該閘極一起跨越該第一條狀半導體材料與該第二條狀半導體材料，並將該第二條狀半導體材料分成一第二源極端、一第二汲極端及一第二通道區；該第一介電層，至少部份夾置於該閘極與該第二條狀半導體材料之間；以及一第二電容單元，位於該基材上、包含作為該下電極之該第二源極端、至少部份覆蓋該第二源極端並作為一第二電容介電層之該第二介電層、以及至少部份覆蓋該第二介電層而作為一第二上電極之該電容金屬層，其中該第一源極端與該第二源極端彼此不接觸。
    [19] 如請求項18之動態記憶體結構，其中該第一條狀半導體材料、該第二條狀半導體材料、該閘極、該第一電容單元與該第二電容單元一起成為一動態記憶體單元。
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